Altera推出Serial RapidIO IP内核，保证下一代通信基础设施的互操作性
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| Altera推出Serial RapidIO IP内核，保证下一代通信基础设施的互操作性 |
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作者：佚名 转贴自：Altair 点击数：249 更新时间：2012-11-26 文章录入：pecker
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Altera公司 (NASDAQ: ALTR)宣布，开始提供新的Serial RapidIO® Gen2 MegaCore®功能知识产权(IP)，满足全球通信基础设施系统日益增长的带宽需求。该IP新解决方案成功实现了所有硬件与最新Integrated Device Technology (IDT®) RapidIO芯片的互操作性，并支持28 nm Altera Stratix® V FPGA，每通路工作速率高达6.25 Gbaud。通过提前验证互操作性，Altera和IDT支持客户采用RapidIO减少接口调试时间，而将重点放在系统设计的核心功能上。
Altera产品市场总监Alex Grbic评论说：“Serial RapidIO是点对点嵌入式处理器、DSP、FPGA和ASIC集群网络的最佳互联。通信系统对数据和语音带宽的需求越来越高，Altera的Serial RapidIO Gen2 IP支持速度最快的IDT交换芯片，比较容易实现这些快速发展的应用。”
Altera与IDT密切合作，实现了Serial RapidIO Gen2 MegaCore功能IP与IDT 80HCPS1848交换芯片的互操作性，支持6.25G到最高25G总带宽的x1、x2和x4通路配置。IDT提供一系列高性能、低功耗、低延时Gen2 Serial RapidIO解决方案，与这些成熟可靠的解决方案实现互操作性是Altera的Serial RapidIO IP重要的里程碑。
IDT的通信业务总经理兼副总裁Tom Sparkman认为：“IDT和Altera密切合作，确保了与我们的RapidIO解决方案的全面互操作性，我们非常高兴树立了这一互通里程碑。随着通信系统带宽需求的不断增长，我们的客户采用了IDT成熟可靠的RapidIO交换机以及Altera这样的供应商提供的FPGA。我们设备的互操作性使得客户能够充满信心的设计并开发系统。”
Altera Serial Rapid IO IP内核简介
Altera为定制Serial RapidIO处理单元、桥接和交换提供全面的FPGA解决方案，为x1、x2和x4通路配置6.25 Gbuad的Gen1和Gen2接口提供器件和IP支持。Altera针对最新RapidIO规范2.2设计了IP内核，提供物理层、传送层和逻辑层，以及使用方便的维护和I/O系统功能，可以扩展支持消息传递等其他功能。该解决方案包括可配置Serial RapidIO IP内核以及开发板。
Stratix V FPGA简介
Stratix V FPGA是使用TSMC 28-nm高性能(28HP)高K金属栅极(HKMG)工艺进行制造并经过优化的FPGA，比竞争器件高出一个速率等级。Stratix V FPGA是业界唯一量产发售、单管芯集成28 Gbps集成收发器的器件。设计人员使用Stratix V FPGA部分重新配置功能与通过现有PCI Express® (PCIe®) 链路协议实现配置(CvP)功能相结合，进一步提高灵活性和系统性能及带宽，同时降低功耗。这些领先技术满足了无线基站和军用雷达等高性能应用的需求。
供货信息
Altera提供全面的系统级可集成Serial RapidIO解决方案，包括，Gen1和Gen2 Serial RapidIO MegaCore功能IP、参考设计和硬件开发平台。如果需要Altera Serial RapidIO Gen2 MegaCore功能IP，或者要详细了解互操作性测试报告的信息，请联系sales@altera.com 。 |
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